Prezentace: Logická syntéza - prezentace
Skrýt detaily | Oblíbený- Kvalita:87,0 %
- Typ:Prezentace
- Univerzita:Vysoké učení technické v Brně
- Fakulta:Fakulta informačních technologií
- Kategorie:Technika
- Podkategorie:Počítačové inženýrství
- Předmět:Návrh číslicových systémů
- Autor:modrehory
- Ročník:1. ročník
- Rozsah A4:18 strán
- Zobrazeno:1 466 x
- Stažené:0 x
- Velikost:0,3 MB
- Formát a přípona:PDF dokument (.pdf)
- Jazyk:český
- ID projektu:4036
- Poslední úprava:22.08.2014
• Syntéza: Automatická transformace mezi různými úrovněmi popisu
- Transformace na jemnější popis s cílem vylepšit parametry zadané uživatelem: rychlost, spotřeba, rozměry, atd.
- Splnění požadavků (constraints) specifikovaných uživatelem (perioda hodin, zpoždění propojovacích vodičů, atd.)
• Rozpoznání prvků cílové technologie a jejich mapování do FPGA
• Výsledkem procesu je konfigurační soubor pro FPGA
• Vstup syntézy
- Popis obvodu v některém z HDL jazyků
- Knihovna prvků cílové technologie
- Uživatelem definovaná omezení
- Transformace na jemnější popis s cílem vylepšit parametry zadané uživatelem: rychlost, spotřeba, rozměry, atd.
- Splnění požadavků (constraints) specifikovaných uživatelem (perioda hodin, zpoždění propojovacích vodičů, atd.)
• Rozpoznání prvků cílové technologie a jejich mapování do FPGA
• Výsledkem procesu je konfigurační soubor pro FPGA
• Vstup syntézy
- Popis obvodu v některém z HDL jazyků
- Knihovna prvků cílové technologie
- Uživatelem definovaná omezení